| Line 179... |
Line 179... |
.use_ix(use_ix_sig) , // input use_ix_sig
|
.use_ix(use_ix_sig) , // input use_ix_sig
|
.ctl_reg_sys_we_lo(ctl_reg_sys_we_lo_sig),// input ctl_reg_sys_we_lo_sig
|
.ctl_reg_sys_we_lo(ctl_reg_sys_we_lo_sig),// input ctl_reg_sys_we_lo_sig
|
.ctl_reg_sys_we_hi(ctl_reg_sys_we_hi_sig),// input ctl_reg_sys_we_hi_sig
|
.ctl_reg_sys_we_hi(ctl_reg_sys_we_hi_sig),// input ctl_reg_sys_we_hi_sig
|
.ctl_reg_sys_we(ctl_reg_sys_we_sig) , // input ctl_reg_sys_we_sig
|
.ctl_reg_sys_we(ctl_reg_sys_we_sig) , // input ctl_reg_sys_we_sig
|
.clk(clk) , // input clk
|
.clk(clk) , // input clk
|
|
.ctl_sw_4d (ctl_sw_4d_sig) , // input ctl_sw_4d
|
.reg_sel_bc(reg_sel_bc_sig) , // output reg_sel_bc_sig
|
.reg_sel_bc(reg_sel_bc_sig) , // output reg_sel_bc_sig
|
.reg_sel_bc2(reg_sel_bc2_sig) , // output reg_sel_bc2_sig
|
.reg_sel_bc2(reg_sel_bc2_sig) , // output reg_sel_bc2_sig
|
.reg_sel_ix(reg_sel_ix_sig) , // output reg_sel_ix_sig
|
.reg_sel_ix(reg_sel_ix_sig) , // output reg_sel_ix_sig
|
.reg_sel_iy(reg_sel_iy_sig) , // output reg_sel_iy_sig
|
.reg_sel_iy(reg_sel_iy_sig) , // output reg_sel_iy_sig
|
.reg_sel_de(reg_sel_de_sig) , // output reg_sel_de_sig
|
.reg_sel_de(reg_sel_de_sig) , // output reg_sel_de_sig
|
| Line 199... |
Line 200... |
.reg_sel_gp_lo(reg_sel_gp_lo_sig) , // output reg_sel_gp_lo_sig
|
.reg_sel_gp_lo(reg_sel_gp_lo_sig) , // output reg_sel_gp_lo_sig
|
.reg_sel_sys_lo(reg_sel_sys_lo_sig) , // output reg_sel_sys_lo_sig
|
.reg_sel_sys_lo(reg_sel_sys_lo_sig) , // output reg_sel_sys_lo_sig
|
.reg_sel_sys_hi(reg_sel_sys_hi_sig) , // output reg_sel_sys_hi_sig
|
.reg_sel_sys_hi(reg_sel_sys_hi_sig) , // output reg_sel_sys_hi_sig
|
.reg_gp_we(reg_gp_we_sig) , // output reg_gp_we_sig
|
.reg_gp_we(reg_gp_we_sig) , // output reg_gp_we_sig
|
.reg_sys_we_lo(reg_sys_we_lo_sig) , // output reg_sys_we_lo_sig
|
.reg_sys_we_lo(reg_sys_we_lo_sig) , // output reg_sys_we_lo_sig
|
.reg_sys_we_hi(reg_sys_we_hi_sig) // output reg_sys_we_hi_sig
|
.reg_sys_we_hi(reg_sys_we_hi_sig) , // output reg_sys_we_hi_sig
|
|
.reg_sw_4d_lo (reg_sw_4d_lo_sig) , // output reg_sw_4d_lo_sig
|
|
.reg_sw_4d_hi (reg_sw_4d_hi_sig) // output reg_sw_4d_hi_sig
|
);
|
);
|
|
|
// Instantiate register file block
|
// Instantiate register file block
|
reg_file reg_file_inst
|
reg_file reg_file_inst
|
(
|
(
|
| Line 211... |
Line 214... |
.reg_sel_gp_lo(reg_sel_gp_lo_sig) , // input reg_sel_gp_lo_sig
|
.reg_sel_gp_lo(reg_sel_gp_lo_sig) , // input reg_sel_gp_lo_sig
|
.reg_sel_sys_hi(reg_sel_sys_hi_sig) , // input reg_sel_sys_hi_sig
|
.reg_sel_sys_hi(reg_sel_sys_hi_sig) , // input reg_sel_sys_hi_sig
|
.reg_sel_gp_hi(reg_sel_gp_hi_sig) , // input reg_sel_gp_hi_sig
|
.reg_sel_gp_hi(reg_sel_gp_hi_sig) , // input reg_sel_gp_hi_sig
|
.reg_sel_ir(reg_sel_ir_sig) , // input reg_sel_ir_sig
|
.reg_sel_ir(reg_sel_ir_sig) , // input reg_sel_ir_sig
|
.reg_sel_pc(reg_sel_pc_sig) , // input reg_sel_pc_sig
|
.reg_sel_pc(reg_sel_pc_sig) , // input reg_sel_pc_sig
|
.ctl_sw_4d(ctl_sw_4d_sig) , // input ctl_sw_4d_sig
|
.reg_sw_4d_lo(reg_sw_4d_lo_sig) , // input reg_sw_4d_lo_sig
|
|
.reg_sw_4d_hi(reg_sw_4d_hi_sig) , // input reg_sw_4d_hi_sig
|
.ctl_sw_4u(ctl_sw_4u_sig) , // input ctl_sw_4u_sig
|
.ctl_sw_4u(ctl_sw_4u_sig) , // input ctl_sw_4u_sig
|
.reg_sel_wz(reg_sel_wz_sig) , // input reg_sel_wz_sig
|
.reg_sel_wz(reg_sel_wz_sig) , // input reg_sel_wz_sig
|
.reg_sel_sp(reg_sel_sp_sig) , // input reg_sel_sp_sig
|
.reg_sel_sp(reg_sel_sp_sig) , // input reg_sel_sp_sig
|
.reg_sel_iy(reg_sel_iy_sig) , // input reg_sel_iy_sig
|
.reg_sel_iy(reg_sel_iy_sig) , // input reg_sel_iy_sig
|
.reg_sel_ix(reg_sel_ix_sig) , // input reg_sel_ix_sig
|
.reg_sel_ix(reg_sel_ix_sig) , // input reg_sel_ix_sig
|
